对应下图用半加器实现全加器的逻辑电路图,请补充完成verilogHDL的程序,这是( )描述方式。 module F_ADDER (ain, bin,cin,cout,sum); input ain, bin, cin; output cout, sum; wire net1,net2,net3; ( ) U2(.A(net1),.SO(sum),.B(cin),.CO(net3)); or U3(cout,net2,net3); Endmodule