用Verilog HDL设计一个串行数据转并行数据,并在输入信号的控制下,实现并行数据向左或右移位的模块,具体要求如下:
(1)在时钟clk上升沿控制下,1位数据串行输入,8位数据并行输出。
(2)输入信号:
clk:系统时钟
reset:同步复位信号。当reset=1’b1时,输出置0,当reset=1’b0时,系统正常工作
data_in:位宽是1的输入数据
lorR:控制信号,控制输出数据左移或右移;当LorR=1’b1,输出数据由在前一时钟周期输出的并行数据右移一位,空出的位置由最新输入的数据补足而得到;当LorR=1’b0时,输出数据由在前一时钟周期输出的并行数据左移一位,空出的位置由最新输入的数据补足而得到。
(3)输出信号:
data_out:位宽为8的并行数据输出。