下列Verilog仿真程序中，滤波器工作的系统时钟sys_clk的周期是（ ）？`timescale 100ns / 10ps module test_fir; // Inputsreg sys_clk; reg rst_n ; initial begin // Initialize Inputs sys_clk = 0; rst_n = 1; #50; rst_n = 0 ; #100 ; rst_n = 1; end //Create clock always #2.5 sys_clk = ~ sys_clk; endmodule